Simulink Design Verifier

Identifizieren von Entwurfsfehlern, Generieren von Testfällen und Verifizieren von Entwürfen anhand der Anforderungen

Simulink Design Verifier™ verwendet formale Methoden, um schwer zu findende Entwurfsfehler in Modellen zu identifizieren, ohne dass umfangreiche Tests oder Simulationsläufe erforderlich sind. Zu den erfassten Entwurfsfehlern zählen fehlerhafte Logik, Integerüberlauf, Teilen durch Null und Verletzungen von Entwurfseigenschaften und -Assertions.

Simulink Design Verifier hebt Blöcke im Modell hervor, die diese Fehler enthalten, sowie solche, bei denen bestätigt wurde, dass sie fehlerlos sind. Für jeden Block mit einem Fehler werden die Signalbereichsgrenzen berechnet und ein Testvektor generiert, der den Fehler in der Simulation reproduziert.

Die generierten Testvektoren stellen Simulationseingaben bereit, die die in der Modellstruktur erfassten und durch die Testziele spezifizierten Funktionen ausüben. Die Testvektoren sowie die Entwurfseigenschaften und Testziele können zusammen zur Verifizierung des Programmcodes herangezogen werden, der in Software-in-the-Loop (SIL)- und Processor-in-the-Loop (PIL)-Testkonfigurationen ausgeführt wird.

Weitere Informationen über Verifizierung, Validierung und Tests in Model-Based Design und Unterstützung von Zertifizierungsstandards in Anwendungen in den Bereichen Automobil, Luft- und Raumfahrt und industrielle Automation.

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