Simulink Design Verifier

Modellabdeckungsanalyse

Simulink Design Verifier analysiert Algorithmen und Logik in IhrenSimulink- und Stateflow-Modellen, um Testfälle und Parameter zu generieren, die durch Industriestandards für die Entwicklung von Hochintegritätssystemen vorgegeben werden. Die Testgenerierung für strukturelle Abdeckungskriterien umfasst Bedingung, Entscheidung und Modified Condition/Decision Coverage (MC/DC).

Testgenerierung

Die Testgenerierung für die Modellabdeckung erweitert anforderungsbasierte Tests, die manuell erstellt oder bei der Simulation des kompletten Systems erfasst wurden. Bei diesem Ansatz übernimmt Simulink Design Verifier vorhandene Modellabdeckungsinformationen und generiert weitere Testvektoren, die alle Abdeckungsziele erfüllen, die während der anforderungsbasierten Tests nicht erfüllt wurden.

Visual display of a generated test vector that activates previously untested functionality.

Visuelle Anzeige eines generierten Testvektors, der zuvor nicht getestete Funktionen aktiviert.

Mithilfe dieser Testvektoren gewinnen Sie ein besseres Verständnis zu fehlenden Anforderungen und können einen vollständigeren Testumfang erstellen. Um das Testen von Modellen mit vielen Eingangs-/Ausgangsanschlüssen zu vereinfachen, identifiziert Simulink Design Verifier unbenutzte Signale und entfernt sie automatisch aus dem Testumfang.

Alle generierten Testvektoren werden als MATLAB-Struktur erfasst, die dann direkt als Eingabe für die Testausführung in der Simulation, SIL oder PIL verwendet werden kann. Die erfassten Testdaten können auch zum Generieren eines Testumfangsmodells eingesetzt werden.

Validierung generierter Testvektoren

Um generierte Testvektoren zu validieren, die die strukturellen Abdeckungskriterien erfüllen, können Sie das Modellabdeckungs-Tool von Simulink Verification and Validation verwenden. Es überwacht die Simulation und misst, ob die bei der formalen Analyse gemeldeten Ziele erfüllt wurden. Zusätzlich zu Abdeckungszielen für Bedingungs-, Entscheidungs- und MC/DC-Abdeckung meldet das Modellabdeckungs-Tool auch die Abdeckung von Testzielen, Bestätigungszielen, Annahmen, Beschränkungen, Lookup-Tabellen und Signalbereichen, die während der Simulation aufgezeichnet wurden.

Simulink Design Verifier ist vom TÜV SÜD für den Einsatz in Entwicklungsprozessen zugelassen, die den Normen ISO 26262, IEC 61508 oder EN 50128 entsprechen müssen.

Analyse der Testabdeckung von generiertem Code

Simulink Design Verifier bietet Testautomationsfunktionen für die Automatisierung der Ausführung generierter Testfälle an Code in SIL und PIL. Codeverifizierungsfunktionen in Simulink Design Verifier erfordern Embedded Coder™. Während der Textausführung können Sie die Codeabdeckungs-Tools von Embedded Coder integrieren, um die Codeabdeckung zu erfassen.

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