HDL Coder

HDL-Codeverifizierung

HDL Coder generiert VHDL- und Verilog-Testbenches für die schnelle Verifizierung des generierten HDL‑Codes. Sie können eine HDL-Testbench mithilfe einer Vielzahl von Optionen, die Impulse auf den HDL-Code anwenden, spezifisch anpassen. Außerdem können Sie Skriptdateien erstellen, um die Kompilierung und Simulation Ihres Codes in HDL-Simulatoren zu automatisieren.

HDL Coder generiert zusammen mit HDL Verifier automatisch zwei Arten von Kosimulationsmodellen:

  • HDL-Kosimulationsmodell für die Durchführung der HDL-Kosimulation mit Simulink und einem HDL-Simulator wie z. B. Cadence Incisive oder Mentor Graphics ModelSim und Questa
  • FPGA-in-the-Loop (FIL)-Kosimulationsmodell für die Verifizierung Ihrer Entwicklung mit Simulink und einem FPGA-Gerät
Automatically generated FGPA-in-the-loop (FIL) model for video sharpening.
Automatisch generiertes FPGA-in-the-Loop (FIL)-Modell für das Schärferstellen von Videos. Mit der FIL-Simulation können Sie effizient die erforderlichen Entwicklungsressourcen auf Ihrer Hardware untersuchen.
Weiter: HDL-Code-Dokumentierung und Rückverfolgbarkeit

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