HDL Coder

FPGA-Entwicklungsautomatisierung

Der HDL Workflow Advisor in HDL Coder automatisiert den Workflow für die Implementierung Ihrer MATLAB-Algorithmen und Simulink-Modelle in Xilinx und Altera FPGAs. Der HDL Workflow Advisor integriert alle Schritte des FPGA-Entwicklungsprozesses, darunter:

  • Prüfen des Simulink-Modells auf HDL-Codegenerierungs-Kompatibilität
  • Generieren von HDL-Code, HDL-Testbench und Kosimulationsmodell
  • Durchführung von Synthese und Timing-Analyse mittels Integration mit Xilinx ISE und Altera Quartus II
  • Schätzung der bei der Entwicklung genutzten Ressourcen
  • Rückannotieren des Simulink-Modells mit dem Timing des kritischen Pfads
Back annotating a Simulink model with critical path timing.
Rückannotieren eines Simulink-Modells mit dem Timing des kritischen Pfads. Der HDL Workflow Advisor hebt das Timing des kritischen Pfads in Simulink hervor, um die Identifizierung von Geschwindigkeitsengpässen zu unterstützen und die Entwicklungsleistung zu verbessern.

Sie können einen Timing-Bericht nach der Synthese einsehen und das Simulink-Modell rückannotieren, um Timing-Einschränkungs-Engpässe zu identifizieren. Diese Integration mit Synthese-Tools ermöglicht schnelle Entwicklungsiterationen und reduziert die Zykluszeit bei der FPGA-Entwicklung beträchtlich.

Weiter: HDL-Codeverifizierung

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