ASIC Testbench for HDL Verifier

ASIC Testbench for HDL Verifier

Erstellung von Testumgebungen für ASIC- und komplexe FPGA-Entwicklungen

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ASIC Testbench for HDL Verifier ist ein Add-on, mit dem der HDL Verifier Testkomponenten und Verifikationsmodelle aus MATLAB oder Simulink für Universal Verification Methodology (UVM)- oder SystemVerilog-Umgebungen generiert. Diese Modelle laufen nativ in HDL-Simulatoren wie Siemens® Questa™, Cadence® Xcelium™, Synopsys® VCS® und AMD® Vivado® über das SystemVerilog Direct Programming Interface (DPI).

  • Generierung von DPI-Komponenten aus MATLAB und Simulink
  • Entwicklung von UVM-Komponenten oder -Umgebungen aus MATLAB und Simulink
  • Export von SystemC™ TLM-kompatiblen Modellen auf Transaktionsebene aus Simulink 
Übersicht zur ASIC Testbench
Was ist die ASIC Testbench?
Abbildung der Generierung von SystemVerilog-Testumgebungen.

Produktion von SystemVerilog DPI

Generieren Sie SystemVerilog DPI-Komponenten aus MATLAB-Funktionen oder Simulink-Subsystemen zur Verwendung in Umgebungen zur Funktionsverifikation wie Synopsys VCS, Cadence Xcelium und Siemens ModelSim™ oder Questa und dem AMD Vivado Simulator.

Illustration der Generierung einer Universal Verification Methodology-Testumgebung.

UVM-Umgebungen generieren

Exportieren Sie UVM-Verifikationskomponenten oder komplette Verifikationsumgebungen aus Simulink in Questa, Xcelium und VCS-Simulatoren. Generieren Sie UVM-Sequenzen, Scoreboards und Prädiktoren und integrieren Sie sie anschließend in Produktions-Testumgebungen.

Diagramm zur Generierung einer TLM-Komponente, einer TLM-Komponenten-Testbench sowie von Testvektoren aus einem Simulink-Modell.

Generierung von SystemC TLM 2.0-kompatiblen Modellen auf Transaktionsebene

Erstellen Sie virtuelle SystemC-Prototypenmodelle mit TLM 2.0-Schnittstellen zur Verwendung in virtuellen Plattformsimulationen. Verwenden Sie den TLM-Generator, um IP-XACT-Dateien mit Mapping-Informationen zwischen Simulink und den generierten TLM-Komponenten zu erzeugen.

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